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LSD 2223i LAB5

Este documento descreve um projeto de laboratório para desenvolver um contador crescente de 0 a 15 usando VHDL e implementá-lo em uma placa FPGA. O contador terá entrada para carregamento paralelo de dados e sinal de contagem e será exibido em um display de 7 segmentos. O projeto envolve desenvolver o contador, simulá-lo em VHDL, adicionar um divisor de clock e descodificador, atribuir pinos e validar o sistema na FPGA.

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LSD 2223i LAB5

Este documento descreve um projeto de laboratório para desenvolver um contador crescente de 0 a 15 usando VHDL e implementá-lo em uma placa FPGA. O contador terá entrada para carregamento paralelo de dados e sinal de contagem e será exibido em um display de 7 segmentos. O projeto envolve desenvolver o contador, simulá-lo em VHDL, adicionar um divisor de clock e descodificador, atribuir pinos e validar o sistema na FPGA.

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Licenciatura em Engenharia Informática e de Computadores

e
Licenciatura em Engenharia Informática, Redes e Telecomunicações

Circuitos Sequenciais - Contador


(5º Laboratório)

Lógica e Sistemas Digitais


2022 / 2023 inverno

01 de outubro de 2022
Lógica e Sistemas Digitais
2022 / 2023 inverno
Circuitos Sequenciais - Contador (5º Laboratório)

1 Objetivo
O objetivo deste trabalho é projetar um contador e descrevê-lo em VHDL. O contador será simulado e
implementado com a placa de desenvolvimento DE10-Lite da Intel. Este trabalho não é contabilizado para
a classificação prática.

2 Descrição do Sistema de Contagem


Pretende-se desenvolver um sistema de contagem crescente com valor máximo de contagem igual a 15 e
com possibilidade de carregamento paralelo. A contagem deverá ser apresentada em um display de 7-
segmentos da placa DE10-Lite. O circuito completo deverá ser desenvolvido de acordo com o diagrama de
blocos da Figura 1.
Data_in
4

PL Contador
CE Crescente
CLK CLKDIV

Descodificador 4
clear
7-Segmentos
8

TC

Figura 1 – Diagrama de blocos do sistema de contagem

O sistema tem as seguintes entradas e saídas:


a) Data_in: Entrada de dados para carregamento paralelo;
b) Parallel Load (PL): entrada síncrona de controlo do carregamento paralelo. Quando a '1', o valor
Data_in é armazenado no contador;
c) Count Enable (CE): entrada síncrona de controlo da contagem. Quando a '1', o contador conta em
modo crescente;
d) Clear: Entrada de controlo do display de 7-segmentos. Quando ativa o display de 7-segmentos
fica apagado;
e) Terminal Count (TC): Indica o fim de contagem. Quando a '1' indica que a contagem chegou a
quinze.

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Lógica e Sistemas Digitais
2022 / 2023 inverno
Circuitos Sequenciais - Contador (5º Laboratório)

O sistema é constituído pelos seguintes módulos:


a) Contador crescente: realiza a contagem crescente, com possibilidade de carregamento paralelo e
controlo de contagem (a desenvolver);
b) CLKDIV: divisor de relógio. Permite gerar um sinal de relógio (CLK) de 1 Hz a partir de um sinal
de relógio de 50 MHz;
c) Descodificador 7-Segmentos: descodifica um número entre 0 e 15 para código de 7-segmentos.

3 Projeto do Circuito
Considere os seguintes passos de desenvolvimento do sistema de contagem:
1. Desenvolva o contador crescente com carregamento paralelo;
2. Descreva o circuito em VHDL;
3. Simule o contador
4. Adicione o módulo CLKDIV e o descodificador de 7-segmentos;
5. Faça a atribuição de pinos;
6. Compile o circuito;
7. Valide o sistema desenvolvido na FPGA.

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