【从零开始学习 SystemVerilog】7.6、SystemVerilog 类—— Typedef Class

本文介绍了在SystemVerilog中遇到类声明先决问题时,如何利用`typedef`解决。详细讨论了`typedef`的用法,并展示了如何在参数化类中应用`typedef`。

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typedef 引出的原因

有时编译器会出错,因为在声明类本身之前使用了类变量。例如,如果两个类彼此需要一个句柄,则会弹出鸡还是蛋的经典谜题。这是因为编译器处理第一个类,在那里找到对第二个类的引用,该类是尚未声明的类。

class ABC;
	DEF 	def; 	// Error: DEF has not been declared yet
endclass

class DEF;
	ABC 	abc;
endclass
file: typdef-class.sv
   DEF def;
     |
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