基于 Verilog 的经典数字电路设计（7）JK 触发器与 T 触发器

新芯设计

已于 2023-02-18 13:29:48 修改

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文章标签： Verilog JK触发器 T触发器 FPGA 数字电路

于 2020-06-04 21:06:16 首次发布

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本文介绍了如何使用 Verilog 语言实现 JK 和 T 触发器，包括代码实现和RTL电路设计，重点展示了两种触发器的电路图。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

基于 Verilog 的经典数字电路设计（7）JK 触发器与 T 触发器

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引言
🌏 一、JK 触发器的 Verilog 代码实现和 RTL 电路实现
🌏 二、T 触发器的 Verilog 代码实现和 RTL 电路实现

引言

呃...要不直接上代码吧，这两个触发器很少用的，大概看得懂就行了啦。

🌏 一、JK 触发器的 Verilog 代码实现和 RTL 电路实现

module JK_FF(
input wire Clk,
input wire J,
input wire K,
output reg Q
    );

// 公式
    always @(posedge Clk) begin
        Q <= (J&(~Q))|((~K)&Q);
    end

// 查找表
//    always @(posedge Clk)
//        case({J,K})
//           2'b00: Q <= Q;
//           2'b01: Q

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