基于 SoC 的卷积神经网络车牌识别系统设计（5-2）基于 Verilog 的缩放操作 Resize IP 设计

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文章标签： Verilog Python Vivado SoC Resize
于 2020-06-07 11:24:34 首次发布
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本文介绍了基于 SoC 的卷积神经网络车牌识别系统设计中，利用 Verilog 设计的缩放操作 Resize IP。详细讨论了设计框架，通过 Python 和 Matlab 进行代码验证与结果可视化，同时探讨了卷积神经网络和前馈神经网络的基本概念。

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基于 SoC 的卷积神经网络车牌识别系统设计（5-2）基于 Verilog 的缩放操作 Resize IP 设计

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引言

  紧接着字符分割（UnResize）之后，将分割之后的输入特征图进行字符缩放（Resize）操作。输入矩阵大小设置：128X64，缩放窗口大小设置：4X2，输出矩阵大小设置：32X32。主要有 Sim_ROM、Resize、FSM_Timer（FSM + Timer）、Delay_N 的一些 IP 模块。

🌏 一、关于设计

  如下所示，这是整个 IP 的 RTL 框架

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