verilog语言中，wire和reg

### Verilog 中 `wire` 和 `reg` 的区别及用法 #### 定义与基本概念 在 Verilog 语言中，`wire` 和 `reg` 是两种不同的数据类型，用于表示不同类型的信号。 - **Wire 类型** - 表示连续赋值的线网（net），通常由模块间的连接或连续赋值语句 (`assign`) 来驱动。 - Wire 值仅在其被赋予新值时才改变，且必须始终有源为其提供值[^1]。 - **Reg 类型** - Reg 并不意味着寄存器硬件；而是指可以保存状态的数据对象，在过程块（如 always 块）内可对其赋值。 - 只能在过程性语句（即 `always` 或初值块 `initial`）内部修改其值。当不在这些过程中时，它们保持最后赋给的值不变。 #### 使用场景对比 | 特征/用途 | Wire | Reg | |------------------|--------------------------------------------|---------------------------------------------| | 赋值方式 | 连续赋值 | 过程性赋值 | | 数据流 | 组合逻辑电路 | 顺序逻辑电路 | | 默认初始值 | 不定义 | 初始化为未知 (x) | | 修改位置 | 外部输入、其他 wire 输出 | 总是在 `always` 或者 `initial` 块里 | #### 示例代码展示 下面通过具体例子来说明两者的差异： ```verilog // Example of using 'wire' module example_wire ( input a, input b, output c ); assign c = a & b; // Continuous assignment to a wire type signal endmodule ``` ```verilog // Example of using 'reg' inside an always block module example_reg ( input clk, input reset, input d, output reg q ); always @(posedge clk or posedge reset) begin if (reset) q <= 0; else q <= d; // Procedural assignment to a register-type variable end endmodule ```