system verilog 数组的定义

### SystemVerilog 中数组赋值方法与语法 #### 阻塞赋值与非阻塞赋值 在 SystemVerilog 中，阻塞赋值 (`=`) 和非阻塞赋值 (`<=`) 是两种基本的赋值方式。对于单个变量或简单数据结构而言，这两种赋值的区别在于执行顺序的不同。然而，在处理数组时，这种区别同样适用[^1]。 - **阻塞赋值**：`a = b;` 表示立即完成赋值操作，后续语句会等待当前语句完成后才继续执行。 - **非阻塞赋值**：`a <= b;` 则表示赋值将在同一时间槽结束时统一更新，适用于并发过程（如 `always` 块）。 #### 数组列表赋值 SystemVerilog 支持对整个数组的一次性赋值操作，这被称为数组列表赋值。通过这种方式，可以直接将一个数组的内容复制到另一个相同大小和类型的数组中。例如： ```systemverilog logic [7:0] src_array, dst_array; initial begin src_array = {8'hFF}; // 初始化源数组 dst_array = src_array; // 将 src_array 的内容一次性赋值给 dst_array end ``` 上述代码展示了如何利用简单的等号实现数组之间的整体赋值。需要注意的是，早期 Verilog 版本并不支持此类操作；这是 SystemVerilog 扩展功能的一部分[^2]。 #### 使用切片进行部分赋值 除了完整的数组赋值外，还可以借助切片技术来修改特定范围内的元素。SystemVerilog 提供了一种灵活的方式来进行此操作——允许使用正向或者反向索引来定义区间边界。下面是一个例子展示如何应用带负偏移量的切片表达式： ```systemverilog logic [3:0] array_example; initial begin array_example = 4'b1111; // 设置初始状态为全 '1' array_example[3 -: 2] = 2'b00; // 修改最后两位为 '0'，即变为 4'b1100 end ``` 这里的关键点在于 `[start -: width]` 形式的切片语法能够指定从某个位置起始并覆盖固定宽度的数据片段[^3]。 #### 综合实例 为了更直观理解这些概念，考虑如下综合案例程序段落： ```systemverilog module array_assignment_example(); logic [3:0][7:0] source_arr, target_arr; initial begin // 对 source_arr 进行初始化 foreach (source_arr[i]) source_arr[i] = i * 8 +: 8'd1; // 整体拷贝 target_arr = source_arr; // 局部调整某些字段 target_arr[2][3 -: 4] = 4'b1010; $display("Source Array:"); foreach(source_arr[j]) $displayb("%p", source_arr[j]); $display("Target Array after modification:"); foreach(target_arr[k]) $displayb("%p", target_arr[k]); end endmodule ``` 在这个模块里，我们不仅实现了多维数组的整体赋值还包含了基于位域的选择性更改动作。

### SystemVerilog 动态数组的使用方法 #### 定义动态数组 在 SystemVerilog 中，定义动态数组的方式如下： ```systemverilog int dyn_array[]; // 声明一个未初始化的动态整型数组 dyn_array = new[5]; // 创建长度为5的新数组并分配内存 ``` 创建之后可以像常规静态数组一样操作该数组[^1]。 #### 初始化和调整大小 动态数组可以在运行时改变其尺寸。这通过 `new` 关键字完成，并允许指定新的大小。如果已经存在元素，则会保留前几个元素直到新容量为止；超出部分会被截断。 ```systemverilog // 调整现有数组大小到7个元素 if (dyn_array.size() < 7) begin int old_size = dyn_array.size(); dyn_array = new[7](dyn_array); // 复制旧的内容至新数组中 end ``` #### 访问与遍历 一旦声明了动态数组，就可以按照索引来存取其中的数据项。此外还可以利用循环结构来迭代整个序列中的每一个成员。 ```systemverilog for(int i=0;i<dyn_array.size();i++) begin $display("Element %d is %d", i, dyn_array[i]); end ``` #### 应用实例：模拟内存分区管理 考虑到具体应用场景下的需求，在某些情况下可能需要根据实际情况灵活配置不同类型的存储区段（比如程序代码区、变量数据区）。此时便可以用到动态数组特性来进行高效的空间划分以及维护工作。 例如下面这段代码展示了如何基于给定条件设置各区间范围的同时确保总体占用不超过预定限额： ```systemverilog class MemoryPartition; rand bit [31:0] prog_size[]; rand bit [31:0] data_size[]; rand bit [31:0] free_space[]; constraint total_memory_c { sum(prog_size) + sum(data_size) + sum(free_space) inside {[MIN_MEMORY : MAX_MEMORY]}; } function void post_randomize(); // 打印随机化后的结果... endfunction static function int sum(bit [31:0] arr[]); int s = 0; foreach(arr[i]) s += arr[i]; return s; endfunction endclass ``` 上述例子说明了怎样运用约束机制配合动态数组实现复杂逻辑的设计思路。