硬件描述语言Verilog课后习题

### Verilog HDL 课后习题及答案 #### 关于仿真的定义以及常用Verilog HDL仿真器 仿真是在计算机上模拟电路行为的过程，通过运行模型来预测实际硬件的行为。这有助于验证设计的功能正确性和性能指标，在开发早期发现并修正错误，从而减少物理原型的需求和成本。常用的Verilog HDL仿真工具有ModelSim、VCS、NC-Sim等[^1]。 #### UDP描述实例 ##### 一位全加器本位和(SUM)的UDP描述 下面是一段用于表示一位全加器本位和(SUM)功能的不可合成原语(UDP)，该代码展示了如何利用Verilog中的`primitive`关键字创建自定义逻辑门： ```verilog // 定义一个名为full_adder_sum的一位全加器求和部分UDP primitive full_adder_sum (sum, a, b, cin); output sum; input a, b, cin; // 真值表定义输入组合到输出的关系 table // 输入a 输入b 进位cin : 输出sum 0 0 0 : 0 ; 0 0 1 : 1 ; 0 1 0 : 1 ; 0 1 1 : 0 ; 1 0 0 : 1 ; 1 0 1 : 0 ; 1 1 0 : 0 ; 1 1 1 : 1 ; endtable endprimitive ``` ##### 4选1多路选择器的UDP描述 这段代码展示了一个四选一多路选择器(MUX)作为另一个例子，它接收四个数据输入(d0-d3)和两个地址线(a,b)，根据地址的选择输出相应通道的数据。 ```verilog // 定义一个多路选择器udp primitive mux_4to1 (out, d0, d1, d2, d3, sel_a, sel_b); output out; input d0,d1,d2,d3,sel_a,sel_b; table // 地址A B 数据D0-D3 : 输出OUT * * ? ? ? ? : z ; // 默认状态未知z 0 0 ? ? ? ? : d0 ; // 当AB=00时选择d0 0 1 ? ? ? ? : d1 ; // AB=01则选择d1... 1 0 ? ? ? ? : d2 ; 1 1 ? ? ? ? : d3 ; endtable endprimitive ``` #### 测试平台(Testbench)练习 为了生成特定模式的数据流供测试使用，可以编写如下形式的任务函数，此任务会按照指定的时间间隔重复发送一组预设好的数值给待测模块(DUT)[^2]: ```verilog task generate_prime_sequence(); begin integer i,j,k; reg [3:0] prime_numbers[7]; // 存储质数数组 initial begin // 初始化质数列表 {1,2,3,5,7,11,13} prime_numbers = '{1,2,3,5,7,'hB,'hD}; repeat(2) begin // 循环执行两次 for(i=0;i<7;i=i+1) begin @(posedge clk); // 等待上升沿触发 stimulus <= prime_numbers[i]; #4; // 延迟4个时间单位再继续下一个周期 end end end end endtask ```