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UVM_DEFAULT+UVM_DEC

时间: 2025-03-07 22:04:31 浏览: 88
### 宏定义 `UVM_DEFAULT` 和 `UVM_DEC` 的用途 #### UVM_DEFAULT 宏 在 Universal Verification Methodology (UVM) 中,`UVM_DEFAULT` 是一个预定义的宏,通常用于设定默认的日志记录级别。此级别的消息会被自动打印出来,除非用户的配置文件中有特别指定其他日志等级。这有助于开发者快速调试和理解验证环境中发生的事件而不必深入修改源码来调整每一个单独的信息输出设置[^1]。 当创建自定义组件时,如果希望某些特定类型的日志信息按照常规方式处理,则可以利用这个常量作为参数传递给相应的 API 函数调用。例如,在重载 do_print 方法时,可以通过比较传入的 verbosity 参数与 `UVM_DEFAULT` 来决定是否显示该条目: ```systemverilog function void my_component::do_print(uvm_printer printer); super.do_print(printer); if(verbosity >= UVM_DEFAULT) begin $display("Custom message printed at default level"); end endfunction ``` #### UVM_DEC 宏 另一方面,`UVM_DEC` 宏主要用于格式化整数值以便于更友好地呈现给用户查看。具体来说,它会将输入的十进制数转换成字符串形式并附加到最终输出的结果中去。这对于提高可读性和便于分析仿真结果非常有用,尤其是在涉及大量数字运算或状态机编码的情况下[^2]。 下面是一个简单的例子展示了如何运用 `UVM_DEC` 进行变量赋值后的即时反馈: ```systemverilog class example extends uvm_object; rand bit [7:0] data; function new(string name="example"); super.new(name); endfunction constraint c_data {data inside {[8'h0 : 8'FF]};} virtual task run_phase(uvm_phase phase); phase.raise_objection(this); repeat(5) begin assert(data.randomize()); `uvm_info(get_type_name(), $sformatf("Generated random value is %0d", this.data), UVM_LOW) // 使用 UVM_DEC 打印十六进制转十进制的数据 `uvm_info(get_type_name(), {"Random decimal value:", UVM_DEC(this.data)}, UVM_MEDIUM) end phase.drop_objection(this); endtask endclass ``` 在这个片段里,除了标准的消息输出外,还额外加入了一行使用了 `UVM_DEC` 处理过的随机生成数据的十进制表示法的通知语句。这样做的好处是可以让工程师更容易识别出具体的数值变化趋势以及潜在的问题所在。
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帮我分析这段UVM代码: ifndef ETHERNET__SB_SV define ETHERNET__SB_SV include "uvm_macros.svh" import uvm_pkg::*; uvm_analysis_imp_decl(_tx) uvm_analysis_imp_decl(_rx) class eth_scoreboard extends uvm_scoreboard; uvm_component_utils(eth_scoreboard) uvm_analysis_imp_tx #(svt_ethernet_transaction, eth_scoreboard) tx_imp; uvm_analysis_imp_rx #(svt_ethernet_transaction, eth_scoreboard) rx_imp; svt_ethernet_transaction tx_queue[$]; int matched_count = 0; int error_count = 0; function new(string name, uvm_component parent); super.new(name, parent); tx_imp = new("tx_imp", this); rx_imp = new("rx_imp", this); endfunction function void write_tx(svt_ethernet_transaction tr); tx_queue.push_back(tr.clone()); uvm_info("TX", $sformatf("Stored packet#%0d", tx_queue.size()), UVM_MEDIUM) endfunction function void write_rx(svt_ethernet_transaction rx); int match_idx = find_match(rx); if(match_idx != -1) begin tx_queue.delete(match_idx); matched_count++; uvm_info("MATCH", "Packet matched", UVM_MEDIUM) end else begin error_count++; uvm_error("MISMATCH", $sformatf("Unexpected packet:\n%s", rx.sprint())) end Endfunction virtual function int find_match(svt_ethernet_transaction rx); foreach(tx_queue[i]) begin if(compare_basic(tx_queue[i], rx)) return i; end return -1; Endfunction virtual function bit compare_basic( svt_ethernet_transaction tx, svt_ethernet_transaction rx ); return (tx.source_address_mac == rx.source_address_mac && tx.destination_address_mac == rx.destination_address_mac ); endfunction function void report_phase(uvm_phase phase); super.report_phase(phase); endfunction Endclass endif

请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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