s-r flip-flop

时间: 2025-01-21 19:16:27 浏览: 51
### S-R触发器的工作原理 S-R触发器是一种基本的双稳态多谐振荡器,具有两个输入端:置位(Set, S)和复位(Reset, R),以及两个互补输出Q及其反相输出$\overline{Q}$。当S信号有效时,触发器被设置为1;而R信号有效则使触发器复位到0。 在同步S-R触发器中,只有当时钟脉冲到来时才会响应S和R的变化[^1]。如果同时激活S和R,则可能导致不确定的状态,这被称为禁入条件或竞争冒险。为了避免这种情况,在实际应用中通常会加入额外逻辑来防止两者同时为高电平。 异步版本不需要依赖于外部时序控制即可改变其内部状态。这意味着只要对应的输入变为活动水平就能立即影响输出结果。 ```c // C-like pseudocode to simulate SR Flip-Flop behavior void srFlipFlop(bool set, bool reset){ static bool q = false; if(set && !reset){ // Set condition q = true; }else if(!set && reset){// Reset Condition q = false; } } ``` ### 应用场景 S-R触发器常用于构建更复杂的电路组件,比如计数器、寄存器文件或是作为存储单元的一部分。具体来说: - **锁存功能**:利用SR特性保存一位二进制信息直到下一个更新操作发生; - **开关去抖动处理**:通过延迟机制消除机械触点闭合瞬间产生的瞬变噪声干扰; - **简单记忆装置**:能够记住之前接收到的一个事件并持续保持该记录直至新的命令下达为止。
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timescale 1ns/1ps // 必须与被测模块一致 module tb_D_flip_flop(); //-------------------------- // 信号声明 //-------------------------- reg clk; // 时钟信号 reg d; // 测试输入 reg clr; // 清零信号 wire q; // 被测输出 //-------------------------- // 实例化被测模块 //-------------------------- D_flip_flop u_D_flip_flop ( .clk(clk), .d(d), .clr(clr), .q(q) ); //-------------------------- // 时钟生成(周期20ns=50MHz) //-------------------------- initial begin clk = 1'b1; // 初始为高电平(确保第一个下降沿有效) forever #10 clk = ~clk; // 每10ns翻转一次 end //-------------------------- // 测试激励 //-------------------------- initial begin // 初始化信号 d = 1'b0; clr = 1'b1; // 初始禁止清零 #15; // 等待时钟稳定 // 测试场景1:正常数据传输 $display("[TEST1] 正常模式测试"); d = 1'b1; // 输入高电平 #20; // 等待1个时钟周期(下降沿触发) check(q, 1'b1, "正常模式输出"); // 测试场景2:同步清零触发 $display("[TEST2] 同步清零测试"); clr = 1'b0; // 激活清零 d = 1'b0; // 输入低电平(测试清零优先级) #20; check(q, 1'b0, "清零生效检查"); // 测试场景3:清零释放后的响应 $display("[TEST3] 解除清零测试"); clr = 1'b1; // 关闭清零 d = 1'b1; // 输入高电平 #20; check(q, 1'b1, "恢复工作检查"); // 结束仿真 $display("所有测试完成"); $finish; end //-------------------------- // 自定义结果检查任务 //-------------------------- task check; input actual; input expected; input [80:0] msg; begin if (actual !== expected) begin $error("[FAIL] %s: 期望值=%b, 实际值=%b", msg, expected, actual); end else begin $display("[PASS] %s", msg); end end endtask //-------------------------- // 波形记录配置 //-------------------------- initial begin $dumpfile("wave.vcd"); // 波形文件名称 $dumpvars(0, tb_D_flip_flop); // 记录所有信号 end endmodule将这代码加上fsdb文件让它可以生成波形

default_nettype none module Decode2_4 ( input wire WE, input wire [1:0] WA, output logic [3:0] oY ); always_comb begin if (WE) case (WA) 2'b00 : oY=4'h1; 2'b01 : oY=4'h2; 2'b10 : oY=4'h4; 2'b11 : oY=4'h8; default:oY=4'bx; endcase else oY=4'b0; end endmodule module Mux4_1 #(parameter N=4) ( input wire [1:0] iSel, input wire [N-1:0] iDin0, input wire [N-1:0] iDin1, input wire [N-1:0] iDin2, input wire [N-1:0] iDin3, output logic [N-1:0] oDout ); always_comb begin case (iSel) 2'b00 : oDout=iDin0; 2'b01 : oDout=iDin1; 2'b10 : oDout=iDin2; 2'b11 : oDout=iDin3; // default:oY=4'bx; endcase end endmodule module SevenSegDecode( input wire [3:0] iData, output logic [7:0] oSeg ); always_comb begin case (iData) 4'b0000 : oSeg=8'b11000000; 4'b0001 : oSeg=8'b11111001; 4'b0010 : oSeg=8'b10100100; 4'b0011 : oSeg=8'b10110000; 4'b0100 : oSeg=8'b10011001; 4'b0101 : oSeg=8'b10010010; 4'b0110 : oSeg=8'b10000010; 4'b0111 : oSeg=8'b11111000; 4'b1000 : oSeg=8'b10000000; 4'b1001 : oSeg=8'b10010000; 4'b1010 : oSeg=8'b10001000; 4'b1011 : oSeg=8'b10000011; 4'b1100 : oSeg=8'b11000110; 4'b1101 : oSeg=8'b10100001; 4'b1110 : oSeg=8'b10000110; 4'b1111 : oSeg=8'b10001110; endcase end endmodule module DataReg #(parameter N = 4) ( output reg [N-1:0] oQ, input wire [N-1:0] iD, input wire iClk, input wire iLoad ); always_ff @(posedge iClk ) begin if (iLoad) oQ <= iD; end endmodule module VirtualBoard ( input wire CLOCK, // 10 MHz Input Clock input wire [19:0] PB, // 20 Push Buttons, logical 1 when pressed input wire [35:0] S, // 36 Switches output logic [35:0] L, // 36 LEDs, drive logical 1 to light up output logic [7:0] SD7, // 8 common anode Seven-segment Display output logic [7:0] SD6, output logic [7:0] SD5, output logic [7:0] SD4, output logic [7:0] SD3, output logic [7:0] SD2, output logic [7:0] SD1, output logic [7:0] SD0 ); /****** Replace input ports with internal signals *******/ wire clk = PB[1]; wire [1:0] read_addr1 = S[1:0]; wire [1:0] read_addr2 = S[3:2]; wire [1:0] write_addr = S[5:4]; wire write_enable = S[6]; wire [3:0] write_data = S[11:8]; wire [3:0]load; wire [N-1:0] R0_Q, R1_Q, R2_Q, R3_Q; wire [N-1:0] read_data1, read_data2; /************* The logic of this experiment *************/ localparam N = 4; //寄存器字长 // 实例化2-4译码器 Decode2_4 decoder1(.WE(write_enable), .WA(write_addr), .oY(load)); // 实例化寄存器 // flip-flop instantiation DataReg #(N) R0(.oQ(R0_Q), .iD(write_data), .iClk(clk), .iLoad(load[0])); DataReg #(N) R1(.oQ(R1_Q), .iD(write_data), .iClk(clk), .iLoad(load[1])); DataReg #(N) R2(.oQ(R2_Q), .iD(write_data), .iClk(clk), .iLoad(load[2])); DataReg #(N) R3(.oQ(R3_Q), .iD(write_data), .iClk(clk), .iLoad(load[3])); // 实例化4-1多路器 Mux4_1 #(N) mux1 ( .iSel(read_addr1), .iDin0(R0_Q), .iDin1(R1_Q), .iDin2(R2_Q), .iDin3(R3_Q), .oDout(read_data1) ); Mux4_1 #(N) mux2 ( .iSel(read_addr2), .iDin0(R0_Q), .iDin1(R1_Q), .iDin2(R2_Q), .iDin3(R3_Q), .oDout(read_data2) ); assign L[0] = load[0]; assign L[1] = load[1]; assign L[2] = load[2]; assign L[3] = load[3]; SevenSegDecode ssdecode_inst0(.iData(R0_Q), .oSeg(SD0)); SevenSegDecode ssdecode_inst1(.iData(R1_Q), .oSeg(SD1)); SevenSegDecode ssdecode_inst2(.iData(R2_Q), .oSeg(SD2)); SevenSegDecode ssdecode_inst3(.iData(R3_Q), .oSeg(SD3)); SevenSegDecode ssdecode_inst4(.iData(read_data1), .oSeg(SD4)); SevenSegDecode ssdecode_inst5(.iData(read_data2), .oSeg(SD5)); endmodule这个代码有什么问题吗

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