vivado接入差分时钟

### 如何在Vivado中配置和连接差分时钟 #### 配置差分时钟输入 为了正确接入差分时钟，在 Vivado 中需先定义差分时钟输入。对于外部输入的差分时钟，应选择 `slave` 模式[^1]。 ```verilog IBUFDS #( .DIFF_TERM("FALSE"), // Differential Termination .IOSTANDARD("LVDS") // Specify I/O standard ) IBUFDS_inst ( .O(clk_ibuf_out), // Clock buffer output .I(clk_input_p), // Diff_p clock input (connect directly to top-level port) .IB(clk_input_n) // Diff_n clock input (connect directly to top-level port) ); ``` 此代码片段展示了如何实例化一个差分缓冲器 (`IBUFDS`) 来接收来自顶层端口的差分时钟信号[^2]。 #### 使用 MMCM 或 PLL 实现时钟分频 当需要对接收到的 200 MHz 差分时钟进行降频至 125 MHz 并供内部 IP 核使用时，可以考虑利用 Xilinx 的 MMCM 或者 PLL 资源来完成这一任务。MMCM 提供了更多的灵活性，比如动态调整相位等功能，而 PLL 则具有较小的资源开销[^3]。 假设选择了 MMCM，则可以通过以下方式设置： ```tcl create_clock -name clk_200mhz_diff -period 5.0 [get_ports {clk_input_p}] set_property PACKAGE_PIN V16 [get_ports {clk_input_p}] ;# Example pin location for diff_p set_property PACKAGE_PIN W16 [get_pins {clk_input_n}] ;# Example pin location for diff_n # Create an MMCM-based frequency synthesis module create_generated_clock -source [get_pins mmcm/CLKIN1] \ -divide_by 1 \ -multiply_by 5 \ -divide_by 8 \ -name clk_125mhz_mmcm \ [get_pins mmcm/DRDY] # Connect the generated clock to your internal logic here... ``` 上述 Tcl 脚本用于创建并配置基于 MMCM 的时钟管理模块，从而实现从 200 MHz 至 125 MHz 的转换过程。 #### 输出差分时钟给 FPGA 外部设备 如果目标是将处理后的时钟再次作为差分形式输出到 FPGA 的外围器件上，则应当采用 `OBUFDS` 原语来进行操作。需要注意的是，该原语所生成的差分时钟仅能直接连向顶层实体中的管脚，无法进一步传递给其他逻辑单元使用。 ```verilog OBUFDS OBUFDS_inst ( .O(clk_output_n), // Diff_n clock output (to device pads only) .OB(clk_output_p), // Diff_p clock output (to device pads only) .I(clk_internal_signal) // Internal signal driving this differential pair ); ``` 通过以上步骤可以在 Vivado 环境内成功地配置、管理和分配差分时钟资源，满足不同应用场景下的需求。