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如何避免在`WHEN OTHERS THEN`之后的代码执行？

时间: 2024-09-06 08:06:11 浏览: 75
为了避免在`WHEN OTHERS THEN`之后的代码执行，特别是在期望只对特定异常进行处理的情况下，你可以明确地列出可能遇到的特定异常，并为它们分别设置`WHEN`子句。如果抛出的是你没有预见到的异常，`OTHERS`才会被执行。 例如，在PL/SQL块中： ```sql BEGIN -- ...可能抛出异常的业务逻辑... WHEN DATABASE_ERROR THEN DBMS_OUTPUT.PUT_LINE('数据库错误，已记录'); WHEN TYPE_MISMATCH THEN DBMS_OUTPUT.PUT_LINE('数据类型不匹配，已处理'); WHEN NO_DATA_FOUND THEN DBMS_OUTPUT.PUT_LINE('没有找到数据'); WHEN OTHERS THEN RAISE_APPLICATION_ERROR(-20000, '未知错误：' || SQLERRM, SQLCODE); END; / ``` 在这个例子中，如果抛出了数据库错误、数据类型错误或没有找到数据，相应的`WHEN`块将执行相应的处理。只有当这些都未捕获时，`WHEN OTHERS THEN`才捕获剩余的未知错误。
相关问题

exception when others then

"exception when others then" 是一种在 PL/SQL 程序中使用的控制结构。它用于捕获和处理在执行 PL/SQL 程序期间发生的未经明确指定的异常。在 "exception when others then" 代码块中，程序员可以编写代码来处理这些异常并确定程序的下一步操作。

PLSQL when others then

PL/SQL (Procedural Language for SQL) 是Oracle数据库管理系统中的一种过程化编程语言，用于编写存储过程、函数和触发器等。当 others 子句与 `when` 关键字一起使用时，它通常出现在 `case` 语句中，表示处理所有未被前面 `when` 子句匹配的情况。 当你有一个 `case` 表达式，`when` 后面跟随具体的条件判断，如果这些条件都不成立，就会执行紧跟 `then` 的部分，即 `when others then` 部分。在这种情况下，`others` 通常会处理 `null` 或者不符合任何特定模式的数据。 例如： ```sql CASE column_name WHEN value1 THEN 'Result1' WHEN value2 THEN 'Result2' WHEN value3 THEN 'Result3' ELSE 'Default Result or Exception Handling' -- 当 others 触发时执行这部分 END AS result_column; ``` 在这个例子中，如果 `column_name` 的值不是 `value1`, `value2`, 或 `value3`，那么 `else` 后的代码块将被执行。
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这是一个用于在执行SQL操作后触发的触发器。它可以在插入、更新或删除数据时备份相关数据到另一个表中。具体的代码如下： sql create or replace trigger tg_java5_backup after insert or update or delete on ...

declare sz1 number(5):=&请输入数字1; sz2 number(3):=&请输入数字2; begin dbms_output.put_line(sz1/sz2); exception when ZERO_DIVIDE then dbms_output.put_line('除法运算时分母为0！'); when VALUE_ERROR then dbms_output.put_line('数据超出规定范围！'); when others then dbms_output.put_line('其他异常！'); end;输入123456不会运行

这是因为在 PL/SQL 中，使用 & 符号来提示用户输入值时，需要将其包含在双引号中，例如： ... WHEN OTHERS THEN DBMS_OUTPUT.PUT_LINE('其他异常！'); END; 在这个例子中，输入 123456 是可以正常运行的。

解释以下代码的思路及意义LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY lsd IS PORT (CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 downto 0)); END ENTITY lsd ; ARCHITECTURE behav OF lsd is SIGNAL C: STD_LOGIC; SIGNAL R: STD_LOGIC_VECTOR(2 downto 0); BEGIN PROCESS (CLK,C,R) BEGIN IF CLK'EVENT AND CLK ='1' THEN IF R="000" THEN R <= R + 1; ELSIF R = "111" THEN R <= R - 1; ELSE IF C = '0' THEN R <= R + 1; ELSE R <= R - 1; END IF; END IF; END IF; IF CLK'EVENT AND CLK ='1' THEN IF R="000" THEN C<='0'; ELSIF R = "111" THEN C<='1'; END IF; END IF; CASE R IS WHEN "000" => Q<="00000001"; WHEN "001" => Q<="00000010"; WHEN "010" => Q<="00000100"; WHEN "011" => Q<="00001000"; WHEN "100" => Q<="00010000"; WHEN "101" => Q<="00100000"; WHEN "110" => Q<="01000000"; WHEN "111" => Q<="10000000"; WHEN OTHERS => Q<="00000000"; END CASE; END PROCESS; END ARCHITECTURE behav;

这是一个基于FPGA的数字电路设计，实现的是一个8位移位寄存器。其实现的思路为：当时钟下降沿到来时，根据当前寄存器中的值R，以及控制信号C，确定新的寄存器值。然后根据新的寄存器值R，通过一个CASE结构，将8位...

IF(tmp=20 AND clktmp='0') THEN CASE i IS WHEN 0 =>null; WHEN 1 =>sda<= SW(7); WHEN 2 =>sda<= SW(6); WHEN 3 =>sda<= SW(5); WHEN 4 =>sda<= SW(4); WHEN 5 =>sda<= SW(3); WHEN 6 =>sda<= SW(2); WHEN 7 =>sda<= SW(1); WHEN 8 =>sda<= SW(0); WHEN OTHERS =>sda<= '0'; END CASE; END IF; 实现了什么功能

这段代码是一个基于FPGA中的I2C协议的从设备发送数据部分的代码。其中，tmp是中间变量，clktmp是时钟信号的中间变量，sda是I2C协议中的数据信号，SW是FPGA板子上的开关信号。 这段代码的功能是：当tmp等于20且时钟...

下面这串代码如何改才不会报错“process variable r_cnt: std_logic_vector(9 downto 0):="00000000000000000000" ; begin wait until rising_edge(i_ADC_clk); if i_rst = '1' then r_cnt <= "00000000000000000000"; else r_cnt <= r_cnt + 1; end if; wait until rising_edge(i_ADC_clk); case r_cnt is when 20000 => i_ADC <= "0000001010"; when 400000 => i_ADC <= "0101010111"; when 1500000 => i_ADC <= "0110110100"; when 1950000 => i_ADC <= "1000010111"; when 2000000 => i_ADC <= "1010000000"; when 4000000 => i_ADC <= "0111000111"; when 6000000 => i_ADC <= "0010000010"; when 8000000 => i_ADC <= "1100011000"; when 10000000 => i_ADC <= "0011111000"; when others => null; end case; end process;”

这段代码中使用了一个变量 r_cnt，需要将其改为信号类型，因为在 VHDL 中只有信号才能在不同的过程之间传递数据。同时，需要注意在时序逻辑中，对信号的赋值必须在时钟上升沿时进行。修改后的代码如下： ...

case st is when st0=>en1<='0';green<='0';red<='0';sp<='0'; if start='1'then st<=st1; else st<=st0; end if; when stl=>en1<='1';green<='0';red<='0';sp<='0'; if result='1'then st<=st2; elsif iopen=′1'then st<=st4; elsif set='1'then st<=st0; else st<=stl; end if; when st2=>en1<='1';green<='0';red<='0';sp<='0'; if iopen=′1′then st<=st3; elsif set='1′then st<=st0; else st<=st2; end if; when st3=>en1<='0';green<='1';red<='0';sp<='0'; if set=′1′then st<=st0; else st<=st3; end if; when st4=>en1<='1';green<='0';red<='1';sp<='0'; if result=′1′then st<=st2; elsif set=′1′then st<=st0; elsif result=′0′and iopen=′1′then st<=st5; else st<=st4; end if; when st5=>en1<='0';green<='0';red<='1';sp<='1'; if set='1'then st<=st0; else st<=st5; end if; when others=>st<=st0; end case;这段代码错误在哪，并帮我改正

这段代码的错误在于if语句应该被放在process块中，而不是在case块中。此外，'和′是不同的符号，应该使用正确的符号。以下是修改后的代码： process(st, start, result, iopen, set) begin case st is when ...

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT( DIN,CLK,CLR : IN STD_LOGIC ; AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN D <= "11100101" ; PROCESS( CLK,CLR ) BEGIN IF CLR = '1' THEN Q <= 0 ; ELSIF CLK'EVENT AND CLK='1' THEN CASE Q IS WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ; WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ; WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ; WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ; WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ; WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ; WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ; WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) BEGIN IF Q = 8 THEN AB <= "1010" ; ELSE AB <= "1011" ; END IF ; END PROCESS ;END behav ;

这是一个 VHDL 代码的实体和行为描述，描述了一个状态机的功能，输入包括 DIN, CLK, CLR 三个信号，输出为 AB 信号。其中 DIN 为输入数据， CLK 为时钟信号，CLR 为清零信号。代码中定义了一个整型变量 Q ，取值范围...

library ieee; use ieee.std_logic_1164.all; entity check is port(p,clk,clr:in std_logic; f; out std_logic); end check; architecture act of check is signal q :integer range 0 to 7; signal d :std_logic_vector(6 downto 0); begin d<="1110010" process(clk,clr) begin if clr='1' then q<=0; elsif clk'event and clk='1' case q is when 0=> if f=d(6) then q<=1;else q<=0;end if; when 0=> if f=d(5) then q<=2;else q<=0;end if; when 0=> if f=d(4) then q<=3;else q<=0;end if; when 0=> if f=d(3) then q<=4;else q<=0;end if; when 0=> if f=d(2) then q<=5;else q<=0;end if; when 0=> if f=d(1) then q<=6;else q<=0;end if; when 0=> if f=d(0) then q<=7;else q<=0;end if; when others=>q<=0; end case; end if; process(q) begin if q=7 then f=1; else f=0; end if; end process; end act;有什么错误

4. 在第一个过程中，case语句中的最后一个“when 0=>”应该改为“when others=>”。 5. 在第二个过程中，应该使用“if q=7 then”而不是“if q=7”来判断q是否等于7。 6. 在第二个过程中，应该使用“f ;”而不是...

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