vivado通过移位实无符号数乘法

### Vivado 中实现无符号数移位乘法 在Vivado中实现无符号数的移位乘法可以通过编写Verilog代码完成。此方法利用了基本逻辑运算和移位操作来逐步计算两个二进制数相乘的结果。 #### Verilog代码示例 下面是一个简单的8位无符号数乘法器的设计，它使用移位寄存器和累加器来执行逐位乘法： ```verilog module unsigned_multiplier ( input clk, input rst_n, input start, output reg done, input [7:0] a, // multiplicand 被乘数 input [7:0] b, // multiplier 乘数 output reg [15:0] product // result 结果 ); reg [3:0] state; reg [7:0] shift_reg_a; reg [15:0] accumulator; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= 0; done <= 0; shift_reg_a <= 0; accumulator <= 0; end else case(state) 0: if(start) begin state <= 1; shift_reg_a <= a; accumulator <= 0; end 1: begin if(shift_reg_a != 0) begin if(b[0]) accumulator <= accumulator + {8'b0,shift_reg_a}; shift_reg_a <= shift_reg_a >> 1; b <= b >> 1; state <= 2; end else begin state <= 3; end end 2: begin state <= 1; end 3: begin product <= accumulator; done <= 1; state <= 4; end 4: begin if(!start) begin done <= 0; state <= 0; end end endcase end endmodule ``` 这段代码展示了如何在一个状态机内处理输入信号`a`和`b`之间的乘法过程[^3]。当接收到启动脉冲(`start`)时，模块会初始化内部变量并进入工作循环，在该过程中不断右移被乘数`a`并将最低有效位与乘数`b`相应位置上的值相比较；如果当前位为1，则将部分积加入到累积求和器中。每一轮迭代之后，程序还会更新乘数`b`的位置以便于下一次判断。最终得到完整的乘积累加结果存储在`accumulator`里，并作为输出端口`product`返回给外部电路。 #### 关键点说明 - **状态机控制**：整个算法流程由有限状态机(FSM)管理，确保按顺序执行各个阶段的任务。 - **移位操作**：通过向右移动`shift_reg_a`中的数据模拟除以2的过程，而左移则用于增加权重。 - **条件分支**：依据乘数每一位的状态决定是否要加上对应的偏移量（即原数值或其倍数），从而构建出完整的产品项序列。 - **同步机制**：所有动作都在上升沿触发的时钟周期内发生，保证系统的稳定性和可靠性。