verilog中FIFO

### Verilog 中 FIFO 的实现与用法 #### 基本同步 FIFO 实现 在 Verilog 中，基本的同步 FIFO 可以通过固定大小的数组来存储数据，并使用简单的计数器管理读写指针。这种设计假设在一个同步时钟域下工作，并提供基础的功能如写入、读取、检查 FIFO 是否为空以及是否已满。 ```verilog module fifo_sync #( parameter DEPTH = 8, parameter WIDTH = 32 )( input wire clk, input wire rst_n, // Write interface input wire wr_en, input wire [WIDTH-1:0] din, // Read interface input wire rd_en, output reg [WIDTH-1:0] dout, // Status flags output wire empty, output wire full ); reg [$clog2(DEPTH):0] wr_ptr; reg [$clog2(DEPTH):0] rd_ptr; // Internal memory storage reg [WIDTH-1:0] mem [DEPTH]; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (wr_en && !full) begin mem[wr_ptr[$clog2(DEPTH)-1:0]] <= din; wr_ptr <= wr_ptr + 1; end if (rd_en && !empty) begin dout <= mem[rd_ptr[$clog2(DEPTH)-1:0]]; rd_ptr <= rd_ptr + 1; end end end assign empty = (wr_ptr == rd_ptr); assign full = ((wr_ptr - rd_ptr) >= DEPTH); endmodule ``` 此模块定义了一个参数化的同步 FIFO 结构[^1]。`clk` 和 `rst_n` 是全局时钟和异步复位信号；`din` 表示要存入的数据输入端口；而 `dout` 则是从 FIFO 输出的数据。此外还有用于指示当前状态的状态标志——`empty` 和 `full`。 #### 使用有限状态机控制 FIFO 操作 为了更复杂的应用场景，可以引入有限状态机（FSM），其中 IDLE 和 WRITE_FIFO 构成了 FSM 的两种不同操作模式。当处于 IDLE 状态时，表示等待新的事务到来；而在 WRITE_FIFO 状态，则执行向 FIFO 写入的操作[^2]。 ```verilog typedef enum logic [1:0] { ST_IDLE = 2'b00, ST_WRITE_FIFO = 2'b01 } state_t; state_t current_state, next_state; always_ff @(posedge clk or negedge rst_n) begin : proc_current_state if (~rst_n) current_state <= ST_IDLE; else current_state <= next_state; end always_comb begin : proc_next_state case(current_state) ST_IDLE : if(/*条件*/) next_state = ST_WRITE_FIFO; else next_state = ST_IDLE; ST_WRITE_FIFO : /*处理写入过程*/ next_state = ST_IDLE; default: next_state = ST_IDLE; endcase end ``` 上述代码展示了如何利用枚举类型创建一个简单的行为模型来进行状态转换。 #### 描述风格对比 Verilog 支持三种主要的设计描述方式：结构化描述、行为描述和数据流描述。对于 FIFO 这样的组件来说： - **结构化描述**涉及具体硬件元件之间的连接关系； - **行为描述**侧重于算法流程而非具体的物理实现细节； - **数据流描述**则关注信号在网络中的传递路径[^3]。 因此，在实际开发过程中可以根据需求选择合适的方式表达逻辑功能。