always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt_10hz <= 24'd0; clk_10hz <= 1'b0; end else if(cnt_10hz == 24'd4999999) begin cnt_10hz <= 24'd0; clk_10hz <= !clk_10hz; end else cnt_10hz <= cnt_10hz+1'b1; end

这是一个Verilog HDL语言的时钟分频模块的核心逻辑，使用 always 块以时钟信号 clk 为时序基准。其中采用了异步复位逻辑，当异步复位信号 rst_n 为低电平时，计数器清零，10Hz的时钟信号 clk_10hz 置零。当异步复位信号 rst_n 为高电平时，计数器 cnt_10hz 每次加1，当计数器 cnt_10hz 累加到4999999时，即100ms时，计数器清零，10Hz 的时钟信号 clk_10hz 取反。整个过程实现了10Hz的时钟分频。具体实现步骤如下： - 当异步复位信号 rst_n 为低电平时，计数器清零，10Hz 的时钟信号 clk_10hz 置零。 - 当异步复位信号 rst_n 为高电平时，计数器 cnt_10hz 每次加1。 - 当计数器 cnt_10hz 累加到4999999时，即100ms时，计数器清零，10Hz 的时钟信号 clk_10hz 取反。

module div_7(clk,out_clk,rst); input clk,rst; output out_clk; reg q1,q2; reg [28:0]cnt; assign out_clk=q1^q2; always @ (posedge clk or negedge rst) begin if (!rst) cnt<=0; else if(cnt==2) cnt<=0; else cnt<=cnt+1; end always @ (posedge clk or negedge rst) begin if (!rst) q1<=0; else if(cnt==0) q1<=~q1; end always @ (posedge clk or negedge rst) begin if (!rst) q2<=0; else if(cnt==1) q2<=~q2; end endmodule

这段代码是一个 Verilog 模块，名为 div_7。它具有三个输入信号：时钟信号 clk、复位信号 rst 和一个输出信号 out_clk，以及两个寄存器 q1 和 q2，以及一个计数器 cnt。在 always 块中，根据时钟信号 clk 的上升沿或复位信号 rst 的下降沿，对计数器 cnt 进行更新。首先，在复位信号 rst 为低电平时，计数器 cnt 被清零。然后，如果计数器 cnt 的值为 2，即达到了2个时钟周期，计数器 cnt 重新归零。否则，计数器 cnt 的值加一。在另外两个 always 块中，根据时钟信号 clk 的上升沿或复位信号 rst 的下降沿，更新寄存器 q1 和 q2 的值。首先，在复位信号 rst 为低电平时，寄存器 q1 和 q2 被清零。然后，如果计数器 cnt 的值为 0，则寄存器 q1 取反。如果计数器 cnt 的值为 1，则寄存器 q2 取反。最后，通过异或运算将寄存器 q1 和 q2 的值赋给输出信号 out_clk。这段代码实现了一个简单的除以7的分频器。每当计数器 cnt 达到2时钟周期时，输出信号 out_clk 变化一次。因此，out_clk 的频率是输入时钟 clk 的频率除以7。

module div_7(clk,out_clk,rst); input clk,rst; output out_clk; reg q1,q2; reg [28:0]cnt; assign out_clk=q1^q2; always @ (posedge clk or negedge rst) begin if (!rst) cnt<=0; else if(cnt==269999999) cnt<=0; else cnt<=cnt+1; end always @ (posedge clk or negedge rst) begin if (!rst) q1<=0; else if(cnt==0) q1<=~q1; end always @ (posedge clk or negedge rst) begin if (!rst) q2<=0; else if(cnt==13500000) q2<=~q2; end endmodule

这段代码是一个 Verilog 模块，名为 div_7。它具有三个输入信号：时钟信号 clk、复位信号 rst 和一个输出信号 out_clk，以及两个寄存器 q1 和 q2，以及一个计数器 cnt。在 always 块中，根据时钟信号 clk 的上升沿或复位信号 rst 的下降沿，对计数器 cnt 进行更新。首先，在复位信号 rst 为低电平时，计数器 cnt 被清零。然后，如果计数器 cnt 的值为 269999999，即达到了 269999999 个时钟周期，计数器 cnt 重新归零。否则，计数器 cnt 的值加一。在另外两个 always 块中，根据时钟信号 clk 的上升沿或复位信号 rst 的下降沿，更新寄存器 q1 和 q2 的值。首先，在复位信号 rst 为低电平时，寄存器 q1 和 q2 被清零。然后，如果计数器 cnt 的值为 0，则寄存器 q1 取反。如果计数器 cnt 的值为 13500000，则寄存器 q2 取反。最后，通过异或运算将寄存器 q1 和 q2 的值赋给输出信号 out_clk。这段代码实现了一个分频器，每经过 270000000 个时钟周期，输出信号 out_clk 变化一次，并且在每经过 13500000 个时钟周期时，q2 取反一次。因此，out_clk 的频率是输入时钟 clk 的频率除以 7。

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always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt_10hz <= 24'd0; clk_10hz <= 1'b0; end else if(cnt_10hz == 24'd4999999) begin cnt_10hz <= 24'd0; clk_10hz <= !clk_10hz; end else cnt_10hz <= cnt_10hz+1'b1; end

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always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt_1hz <= 28'd0; clk_1hz <= 1'b0; end else if(cnt_1hz == 28'd49999999) begin cnt_1hz <= 28'd0; clk_1hz <= !clk_1hz; end else cnt_1hz <= cnt_1hz+1'b1; end

//写计数器寄存一拍always @(posedge clk or negedge rst_n) begin if(!rst_n) wr_cnt <= 'd0; else wr_cnt <= wr_cnt_r;end

always @(posedge clk or negedge rst_n) begin if(!rst_n) begin clk_cnt <= 4'd0; dri_clk <= 1'b1; end else if(clk_cnt == CLK_DIVIDE / 2 - 1) begin clk_cnt <= 4'd0; dri_clk <= ~dri_clk; end else begin clk_cnt <= clk_cnt + 1'b1; dri_clk <= dri_clk; end end

always @ (posedge CLK_400M or negedge rst_n)begin if(!rst_n) cnt_clk <= 3'b0; else cnt_clk <= cnt_clk + 3'b1; end always @ (posedge CLK_400M or negedge rst_n)begin if(!rst_n) sclk <= 1'b0; else sclk <= cnt_clk[2]; end

always@(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt_200hz <= 20'd0; clk_200hz <= 1'b0; end else if(cnt_200hz == 20'd249999) begin cnt_200hz <= 20'd0; clk_200hz <= !clk_200hz; end else cnt_200hz <= cnt_200hz+1'b1; end endmodule module debounce2( clk_200hz, rst_n, inp, outp );

//延时模块 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt<=20'b0; end else if (add_cnt) begin if (end_cnt) begin cnt<=20'b0; end else cnt<=cnt+1; end end

always @(posedge clk or negedge rst_n)begin if(!rst_n) PWM_out <= 0; else if(cnt_5us_end) PWM_out <= rx; else if(cnt_state_rst_end) PWM_out <= 0; end

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