module mpp_stream_demux #( parameter NUM_CLIENTS = 2, parameter WIDTH = 8, parameter PIPE = 0, parameter [WIDTH-1:0] RESET = {WIDTH{1'b0}} ) ( input logic [WIDTH-1:0] ingress, input logic ivalid, output logic iready, output logic [ NUM_CLIENTS -1:0][WIDTH-1:0] egress, output logic [ NUM_CLIENTS -1:0] evalid, input logic [ NUM_CLIENTS -1:0] eready, input [$clog2(NUM_CLIENTS)-1:0] sel, input clk, input rst ); generate if (PIPE) begin : g_pipe logic reset_released; wire iready_pre = eready[sel]; wire evalid_pre = ivalid | ~iready_pre & reset_released; assign iready = iready_pre | ~evalid[sel] & reset_released; always @(posedge clk or posedge rst) begin if (rst) begin evalid <= {NUM_CLIENTS {1'b0}}; egress <= {NUM_CLIENTS{RESET}}; reset_released <= 1'b0; end else begin evalid <= evalid_pre << sel; if (iready_pre & evalid_pre) egress <= ingress << WIDTH*sel; reset_released <= 1'b1; end end end : g_pipe else begin : g_nopipe always_comb begin iready <= eready[sel]; evalid <= ivalid << sel; egress <= ingress << WIDTH*sel; end end : g_nopipe endgenerate endmodule
时间: 2024-02-14 07:35:35 浏览: 100
这是一个 SystemVerilog 的模块,实现了一个多路复用的数据流分离器,可以将一个输入流分发到多个输出流中,其中包含一些参数,如 NUM_CLIENTS 表示输出流的数量,WIDTH 表示输入和输出流的数据位宽,PIPE 表示是否开启流水线模式,RESET 表示复位时的默认值。模块的输入包括 ingress 输入流和 ivalid 输入流有效信号,以及 sel 选择信号、clk 时钟信号和 rst 复位信号。输出包括 NUM_CLIENTS 个 egress 输出流和 evalid 输出流有效信号,以及 iready 输入流就绪信号和 NUM_CLIENTS 个 eready 输出流就绪信号。在开启流水线模式时,该模块还实现了一个 reset_released 复位释放信号。
相关问题
`ifndef MPP_STREAM_MUX `define MPP_STREAM_MUX module mpp_stream_mux #( parameter NUM_CLIENTS = 2, parameter WIDTH = 8, parameter PIPE = 0, parameter [WIDTH-1:0] RESET = {WIDTH{1'b0}} ) ( input logic [ NUM_CLIENTS -1:0][WIDTH-1:0] ingress, input logic [ NUM_CLIENTS -1:0] ivalid, output logic [ NUM_CLIENTS -1:0] iready, output logic [WIDTH-1:0] egress, output logic evalid, input logic eready, input [$clog2(NUM_CLIENTS)-1:0] sel, input clk, input rst ); generate if (PIPE) begin : g_pipe logic reset_released; wire iready_pre = eready | ~evalid & reset_released; wire evalid_pre = ivalid[sel] | ~iready_pre & reset_released; assign iready = iready_pre << sel; always @(posedge clk or posedge rst) begin if (rst) begin evalid <= 1'b0; egress <= RESET; reset_released <= 1'b0; end else begin evalid <= evalid_pre; if (iready_pre & evalid_pre) egress <= ingress[sel]; reset_released <= 1'b1; end end end : g_pipe else begin : g_nopipe always_comb begin iready <= eready << sel; evalid <= ivalid [sel]; egress <= ingress [sel]; end end : g_nopipe endgenerate endmodule `endif /// MPP_STREAM_MUX
这是一个 Verilog 的模块定义,用于多个输入流合并成一个输出流。它有以下参数:
- NUM_CLIENTS:输入流的个数
- WIDTH:输入数据的位宽
- PIPE:是否开启流水线模式
- RESET:重置时输出的值
它包含以下输入/输出信号:
- ingress:输入数据流
- ivalid:输入数据是否有效的标志
- iready:输出数据是否就绪的标志
- egress:输出数据流
- evalid:输出数据是否有效的标志
- eready:输入数据是否就绪的标志
- sel:选择哪个输入数据流
- clk:时钟信号
- rst:重置信号
在 PIPE 模式下,它使用流水线的方式进行数据传输,以提高吞吐量。在非 PIPE 模式下,它直接将选中的输入数据流传递到输出数据流中。
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