UVM inside 约束

### UVM 约束使用方法 在 UVM 中，约束用于定义随机变量的有效范围或关系。这有助于测试平台生成符合特定条件的激励数据。通过合理设置约束，可以提高验证覆盖率并减少不必要的测试情况。 #### 基本概念 约束通常应用于类成员变量，在 `class` 定义中使用关键字 `constraint` 来声明[^1]： ```systemverilog class packet; rand bit [7:0] addr; // 随机地址字段 constraint c_addr { addr >= 8'h10 && addr <= 8'hEF;} // 地址有效范围为16到239 endclass ``` 上述例子展示了如何限定一个字节长度的地址域只接受指定范围内值的方法。 #### 复杂约束表达式 除了简单的比较操作外，还可以创建更复杂的逻辑组合来满足多维度需求: ```systemverilog class transaction extends uvm_sequence_item; rand int unsigned data_size; rand byte payload[]; // 动态调整负载大小 constraint c_payload { data_size inside {[1 : 10], [20 : 30]}; payload.size() == data_size; } endclass ``` 此代码片段说明了当 `data_size` 取值于两个区间之一时，`payload` 数组尺寸应与此相匹配的要求。 #### 软约束与硬约束 有时希望某些条件优先级较低但仍需考虑，则可采用软约束(`soft`)形式；而默认情况下均为强制执行的硬约束(`hard`)。 ```systemverilog class config; rand bit enable_feature_a; rand bit enable_feature_b; // 如果可能的话使能特性A和B都开启 soft enable_feature_a == 1; soft enable_feature_b == 1; endclass ``` 这里表达了即使无法同时激活两项功能也不会影响其他部分正常工作的意图。 #### 实际应用案例 下面给出一段完整的示例程序，展示了一个典型的事务对象及其内部属性之间的相互作用规则： ```systemverilog class mem_transaction extends uvm_sequence_item; rand bit [31:0] address; rand bit [3:0] length; rand bit write; rand byte unsigned data[]; function new(string name = "mem_transaction"); super.new(name); endfunction // 设置读写模式下不同的行为准则 constraint c_length { if(write) { length dist {4 := 5, [1:3] := 1}; } else { length == 4; } } // 数据量取决于访问长度 constraint c_data { data.size() == this.length * 4; } endclass ``` 这段代码描述了一种内存存取请求的数据结构，并对其各个组成部分施加了一系列合理的限制条件以确保其合理性。