uvm virtual function

时间: 2025-06-25 14:17:50 浏览: 11
### UVM 中 Virtual Function 的定义与用法 在 SystemVerilog 和 UVM (Universal Verification Methodology) 中,`virtual function` 是一种重要的概念,用于实现多态行为和接口抽象化。以下是关于 `virtual function` 的详细说明: #### 定义 `virtual function` 是一种允许子类重写的函数类型。当一个基类中的方法被声明为虚拟时,派生类可以对该方法进行重新定义以适应特定需求[^2]。这种特性使得继承结构更加灵活,并支持运行时动态绑定。 #### 声明语法 在 SystemVerilog 中,`virtual function` 或 `virtual task` 可以通过如下方式声明: ```systemverilog class BaseClass; virtual function void display(); $display("Base Class Display"); endfunction endclass ``` 如果某个派生类希望覆盖该功能,则可以在其内部重新定义此方法: ```systemverilog class DerivedClass extends BaseClass; function void display(); // 覆盖父类的方法 $display("Derived Class Display"); endfunction endclass ``` #### 使用场景 1. **测试平台组件扩展** 测试平台通常由多个层次化的模块组成,而这些模块可能需要不同的行为逻辑。借助于虚函数机制,开发者能够轻松定制各层的行为而不破坏原有框架的一致性[^3]。 2. **回调机制设计** 在某些情况下,用户可能会希望通过注册自定义操作来增强默认的功能表现。此时可以通过创建带有虚函数的接口类并让其他部分实例化具体版本从而达到目的。 3. **提高代码可维护性和复用率** 将通用算法封装到基础类别里作为模板供后续修改调优提供了便利条件;同时也减少了重复编写相似片段的工作量。 #### 示例程序 下面给出一段简单的例子展示如何运用上述原理构建一个基于 UVM 验证环境下的随机序列发生器及其变体形式: ```systemverilog // 定义基本事务项 class transaction #(type T=int); rand T data; constraint c_data {data inside {[0:100]};} virtual function string convert2string(); return $sformatf("Data=%d", this.data); endfunction : convert2string endclass : transaction // 创建第一个派生物件 class my_transaction_int extends transaction #(.T(int)); localparam int MAX_LIMIT=80; function new (); super.new(); add_constraint(c_limit_max); endfunction constraint c_limit_max { data <MAX_LIMIT ; } // Override parent class method virtual function string convert2string(); return {"My Transaction Int:",super.convert2string()}; endfunction :convert2string endclass :my_transaction_int program automatic testbench ; initial begin transaction#(int) tr=new(); repeat(5)begin assert(tr.randomize()); $display("%t %s",$time,tr.convert2string()); end my_transaction_int mtr=new(); repeat(5)begin assert(mtr.randomize()); $display("%t %s",$time,mtr.convert2string()); end end endprogram:testbench ``` 在这个案例中可以看到我们先建立了一个泛型交易对象包含数据成员以及转换字符串表示的方法。接着衍生出了另一个限定数值范围更窄的新种类别,并且改写了原有的打印格式处理过程以便区分两者差异之处。 ---
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帮我分析这段UVM代码: ifndef ETHERNET__SB_SV define ETHERNET__SB_SV include "uvm_macros.svh" import uvm_pkg::*; uvm_analysis_imp_decl(_tx) uvm_analysis_imp_decl(_rx) class eth_scoreboard extends uvm_scoreboard; uvm_component_utils(eth_scoreboard) uvm_analysis_imp_tx #(svt_ethernet_transaction, eth_scoreboard) tx_imp; uvm_analysis_imp_rx #(svt_ethernet_transaction, eth_scoreboard) rx_imp; svt_ethernet_transaction tx_queue[$]; int matched_count = 0; int error_count = 0; function new(string name, uvm_component parent); super.new(name, parent); tx_imp = new("tx_imp", this); rx_imp = new("rx_imp", this); endfunction function void write_tx(svt_ethernet_transaction tr); tx_queue.push_back(tr.clone()); uvm_info("TX", $sformatf("Stored packet#%0d", tx_queue.size()), UVM_MEDIUM) endfunction function void write_rx(svt_ethernet_transaction rx); int match_idx = find_match(rx); if(match_idx != -1) begin tx_queue.delete(match_idx); matched_count++; uvm_info("MATCH", "Packet matched", UVM_MEDIUM) end else begin error_count++; uvm_error("MISMATCH", $sformatf("Unexpected packet:\n%s", rx.sprint())) end Endfunction virtual function int find_match(svt_ethernet_transaction rx); foreach(tx_queue[i]) begin if(compare_basic(tx_queue[i], rx)) return i; end return -1; Endfunction virtual function bit compare_basic( svt_ethernet_transaction tx, svt_ethernet_transaction rx ); return (tx.source_address_mac == rx.source_address_mac && tx.destination_address_mac == rx.destination_address_mac ); endfunction function void report_phase(uvm_phase phase); super.report_phase(phase); endfunction Endclass endif

请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

class eth_scoreboard extends uvm_scoreboard; uvm_component_utils(eth_scoreboard) // 声明分析接口:分别接收输入激励和输出结果 uvm_analysis_imp#(mac_transaction, eth_scoreboard) in_imp; uvm_analysis_imp#(mac_transaction, eth_scoreboard) out_imp; // 存储预期输出队列和实际输出队列 mac_transaction expected_queue[$]; mac_transaction actual_queue[$]; // 构造函数与build_phase function new(string name, uvm_component parent); super.new(name, parent); endfunction function void build_phase(uvm_phase phase); super.build_phase(phase); in_imp = new("in_imp", this); out_imp = new("out_imp", this); endfunction // 输入端口数据处理方法 virtual function void write_in(mac_transaction tr); expected_queue.push_back(tr); // 存储预期结果 endfunction // 输出端口数据处理方法 virtual function void write_out(mac_transaction tr); actual_queue.push_back(tr); // 存储实际结果 compare_transactions(); // 触发比对 endfunction // 核心比对逻辑 protected function void compare_transactions(); if(expected_queue.size() == 0) begin uvm_error("SCBD", "Unexpected transaction received") return; end mac_transaction exp_tr = expected_queue.pop_front(); if(!exp_tr.compare(actual_queue.pop_front())) begin uvm_error("SCBD", $sformatf("Mismatch!\nExpected: %s\nActual: %s", exp_tr.sprint(), actual_tr.sprint())) end endfunction endclass我现在有报错:Error-[MFNF] Member not found /global/tools_eval/eda/synopsys/vcs/vU-2023.03-1/etc/uvm-1.2/tlm1/uvm_analysis_port.svh, 125 "this.m_imp." Could not find member 'write' in class 'eth_scoreboard', at "/proj/jx101_main/dv/x-qzhang/vip/0305_ethernet/examples/sverilog/ethernet_svt/tb_ethernet_svt_uvm_basic_sys/env/ethernet_sb.sv", 13.

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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