NEU东北大学计组课设：单周期CPU设计与验证

1. 单周期CPU的设计与验证： 在计算机体系结构中，单周期CPU是指在同一个时钟周期内完成一条指令的执行。对于5条指令的单周期CPU设计，通常涉及基本的指令集，包括如加载（Load）、存储（Store）、跳转（Jump）、算术（如加法、减法）等操作。在设计此类CPU时，需要进行以下几个关键步骤： - 确定指令集架构：这涉及到指令编码、寄存器配置、指令操作等； - 数据路径设计：确定如何在寄存器、算术逻辑单元(ALU)、内存等组件之间传输数据； - 控制单元设计：生成控制信号，确保数据路径按照指令集架构正确执行； - 测试和验证：编写测试程序，检查CPU设计是否符合预期功能。 在本课程设计中，补充缺失代码是核心任务，意味着需要根据已有的框架，补全控制逻辑、指令解码、数据路径等部分。 2. 20条指令单周期CPU的设计与验证： 20条指令的单周期CPU则复杂得多，它需要处理包括逻辑操作、移位、乘除等更多指令。在实现过程中，首先需要扩展指令集，接着是对原有数据路径进行改造，可能需要加入新的硬件单元或优化现有单元。此外，控制单元也需要更新，以支持新指令集的实现。 - 扩展指令集：需要考虑新指令的编码、新指令的操作以及影响的数据路径部分； - 硬件修改与优化：可能需要添加新的硬件如乘法器、除法器，优化现有ALU以支持新指令； - 仿真与调试：由于指令集的扩展，测试用例也必须随之增加，确保所有指令执行无误。 3. 不考虑相关引发的冲突的单发射五级CPU设计： 单发射五级CPU指的是在一个时钟周期内，CPU能够处理一条指令的五个执行阶段：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。这种CPU的设计考虑了更复杂的指令执行流程，但是本课程设计中不考虑流水线相关引发的冲突，即假设流水线中不会发生数据冒险、控制冒险和结构冒险等问题。这简化了设计的复杂度，使得学生可以专注于流水线基本概念的理解。 - 流水线阶段设计：需要针对每个阶段设计相应的硬件结构，如指令存储、寄存器堆、ALU等； - 控制信号设计：需要为每个阶段设计控制信号，以控制流水线的正确运作； - 资源冲突的假设处理：在本设计中，不考虑指令间可能发生的冲突，简化了冲突检测和处理逻辑的设计。 软件：vivado vivado是Xilinx公司推出的一款用于设计FPGA和SOC的软件工具。在本课程设计中，vivado被用作仿真和验证环境。学生需要使用该软件进行代码的编写、综合、仿真等。 语言：Verilog Verilog是一种用于电子系统的硬件描述语言（HDL），在数字电路设计中广泛使用。本课程设计的所有代码均需要使用Verilog语言编写。熟悉Verilog语法和结构是完成课程设计的基础。 压缩包子文件的文件名称列表：exp7、exp6、exp5 这三个文件名可能分别代表了三个不同的实验或项目阶段，其中exp7、exp6、exp5可能是项目进度的标识，代表从早期的实验7到实验6再到实验5。这些文件中应该包含了对应的Verilog代码，用于实现前述各个CPU设计的特定部分，以及可能的测试文件和仿真脚本。 在进行本课程设计时，学生需要逐一实现各个阶段的目标，从简单的5条指令单周期CPU，到更复杂的20条指令单周期CPU，最终扩展到具有五个流水级的CPU。每一步都需要在vivado环境中进行仿真验证，确保设计的正确性。完成整个设计不仅需要对硬件描述语言和相关软件工具有深入了解，还需要对计算机体系结构中的CPU设计原理有扎实的理解。