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原创 技术开发入门指导-FPGA开发
FPGA开发新手入门指南 本文针对初入职场的新手，分享10年FPGA开发经验，帮助快速入门。内容包括： 学习路线：分为4个阶段（基础准备、核心技能、项目实践、深化拓展），系统讲解数字电路、Verilog、开发工具等知识体系。 实践建议：从LED流水灯到高速接口设计，推荐具体项目案例，强调动手实践的重要性。 资源推荐：书籍、在线平台、开发板型号、社区论坛等实用资源。 关键提示：避免纯理论学习，注重调试经验积累，解决常见时序问题。 适合零基础开发者，提供完整的学习路径和实战指导，减少摸索时间。
2025-06-23 11:15:10
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原创 技术开发入门指导-硬件开发
摘要：本文分享硬件开发领域10余年经验，为初学者提供系统学习规划。内容涵盖电子电路基础、嵌入式系统、PCB设计、微控制器编程等核心技术，从理论到实践分阶段指导。提供项目实践建议、进阶方向及优质资源推荐，包括工具包、在线课程和专业论坛。文章强调实践与持续学习的重要性，并附赠作者整理的开发资料包（CSDN博客可获取），旨在帮助新手高效入门，缩短成长周期。
2025-06-23 11:12:17
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原创 电子工程师-高质量工具包
电子工程师工具包：共有各类元器件基础资料，电源设计资料，大厂参考资料，开发工具，仿真工具，各类电路接口设计，优质电子书，硬件，FPGA，单片机工具教程，优质方案资料，各类协议资料，入门指导
2024-11-02 15:45:06
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原创 硬件工程师八月实战项目分享
本培训项目针对刚毕业或入职2-3年的员工，通过业余时间（晚间/周末）开展硬件设计实战培训。8月计划招收5名学员（998元/人），采用一对一辅导模式，以PXIE光纤通信卡为实战项目。培训包含8节课程，涵盖需求分析、电源/时钟树设计、FPGA外围电路、接口设计、PCB检查及测试方案等核心内容。通过理论结合实践的方式，使学员掌握FPGA硬件设计全流程、PCB检查规范及基础测试技能，并学习相关FPGA测试代码（如IBERT、DDR测试等）。项目注重实战能力培养，帮助学员快速提升硬件设计水平。
2025-08-13 18:15:00
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原创 虚拟机里面AD打不开，或者打开老是显示报错
摘要：虚拟机运行AD软件频繁崩溃，通过删除C:\Users\用户名\AppData\Roaming\Altium下的缓存文件解决。但PCB文件仍存在版本识别问题导致内容丢失，目前采用主机和虚拟机双备份方案。建议遇到技术问题多查资料，并分享了电子工程师工具包资源。文章强调解决问题要冷静，善用网络资源寻找解决方案。（149字）
2025-08-13 17:30:00
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原创 电子工程师-高质量工具包
按资料类型，分12大类进行详细介绍。ZL01-各类元器件相关资料根据十多年电子工程师的实战经验，将遇到的各种基础元期间相关资料做了整理运放部分展示。
2025-08-11 16:54:54
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原创 时钟接口除了频率范围，幅度，还有一个容易忽略的特性
摘要：为确保时钟信号质量，建议单端时钟输入的最小压摆率为0.5V/ns，差分时钟（LVDS/LVPECL）虽在低转换率下性能更优，但仍推荐使用高摆率以获得最佳相位噪声。LMK04821器件要求参考时钟频率0.001-750MHz，单端输入时压摆率需>0.15V/ns（实际最小0.5V/ns），信号幅度0.35-2.4Vpp。例如100MHz信号至少需0.24V幅值，推荐0.8V以上以满足2πfV≥0.15V/ns的要求。（149字）
2025-08-07 07:30:00
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原创 基于单片机GD32E103的HID按键问题分析
在调试中发现，按键半小时不用会必现异常。排查发现CH9328串口转HID芯片工作正常，但单片机TXD端在异常时无数据输出。进一步验证发现，若每10分钟按键一次（总时长超30分钟）则不会异常。最终定位为单片机软件中存在死循环代码（类似numlock功能），长时间不按键会导致程序卡死。屏蔽该代码后问题解决。调试中还发现CAN隔离变压器接地、bootloader升级方式等技术要点值得后续总结。本文重点记录了该按键异常问题的分析解决过程。
2025-08-06 21:00:00
205
原创 基于RK3588的以太网连接不上的问题分析
本文针对RK3588核心板搭配YT8521 PHY芯片无法识别以太网的问题展开排查。首先分析了驱动配置问题，指出PHY时钟来源的四种模式及RGMII标准中时钟信号的时序要求。随后发现PHY存在概率性识别异常，通过对比MDIO信号波形（1.5MHz MDC频率），发现异常时建立保持时间不满足要求（需>10ns）。排查过程涉及双向信号处理、三态门设计及上拉电阻配置等技术要点。
2025-08-06 21:00:00
252
原创 深入分析ADS54J60的校准后产生噪声的原因
摘要：本文分析了ADS54J60 ADC校准后出现的异常波形问题，重点探讨了交错采样架构的优势与挑战。交错结构虽能提升带宽（如两个100MSPS ADC组合实现200MSPS），但会引入四种不匹配问题：失调、增益、时序和带宽不匹配。特别指出在没有50欧姆端接时，使失调误差表现为输出波形异常。文章通过频谱分析指导识别不同不匹配类型，为解决实际应用中的杂散问题提供了技术思路。
2025-08-05 08:45:11
182
原创 板卡两个ADC,一个JESD204b sync正常,另一个JESD204B同步不上的问题
摘要：工控机出现时钟锁不住问题，经分析为JESD204B确定性延时缓存空间异常导致。经过分析，发现板卡上有两片ADC,其中一片的ADC的sync信号经过测量，是正常的，另一片ADC的SYNC信号经过测量，发现偶发会出现SYNC不良的问题
2025-08-05 05:15:00
648
原创 龙芯看门狗开发
本文介绍了在龙芯国产化主板开发中实现看门狗功能的解决方案。采用圣邦微复位芯片，通过Linux驱动层实现，提供了两种加载方式：编译到内核或动态加载。详细说明了硬件原理、驱动加载流程（包括PMON配置和内核模块加载）、以及用户程序管理（通过systemd或应用程序两种方式）。最后给出了完整的测试流程和验证方法，包括驱动加载验证、硬件信号检测和超时重启测试，确保看门狗功能正常工作。系统默认60秒超时后自动重启，为系统稳定性提供了保障。
2025-08-04 17:30:00
421
原创 时钟抖动产生的模拟链路产生的噪声计算
摘要：针对30MHz模拟信号处理中100fs时钟抖动的影响，分析表明：相位噪声约为-94.5dBc/Hz，信噪比约94.5dB，噪声功率为信号功率的3.5×10⁻¹⁰倍。虽然这种抖动在高频信号下产生的影响相对较小，但在高精度应用中仍需重视。计算结果为评估时钟抖动对信号质量的影响提供了量化依据。（99字）
2025-08-04 17:30:00
105
原创 瑞昱RTL8211硬件设计要点及参考原理图
RTL8211F系列是瑞昱半导体推出的高性能以太网收发器芯片，支持10/100/1000Mbps速率，符合IEEE 802.3标准。该芯片集成了DSP和模拟前端技术，具备自动交叉检测、自适应均衡等先进功能，通过RGMII接口与MAC层通信，支持多种电压等级。硬件设计需重点关注时钟（外部晶体或时钟源）、电源（支持内部稳压器）、复位（高电平有效）和中断（默认高电平）等电路。配置引脚可设置速率模式、双工模式等参数，同时需注意滤波网络设计以降低EMI干扰。该系列包含工业级型号，适用于各类以太网应用场景。
2025-08-03 08:00:00
130
原创 ADA4927方案各个通道偏移不一致问题分析
本文分析了某项目采集电路出现的偏置问题。问题来源于后级2V共模电压导致的信号漂移，实测值与设计值基本吻合。研究发现当接入非50欧姆信号源时，共模电压带来的偏置无法消除。文中详细阐述了校准原理，包括增益误差和偏移误差的来源及计算方法，特别指出在校准过程中使用不同阻抗（信号源和50欧姆电阻）会导致偏差。建议校准过程应保持阻抗一致，并使用MATLAB等工具提高精度。最后提出需要进一步研究直流电压校准的适用性标准问题。
2025-08-03 07:00:00
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原创 数据采集卡在端接50欧姆后基线漂移抖动问题
摘要 针对板卡在端接50欧姆时出现的基线跳动和规律噪声问题，通过复测发现：基线跳动源于机箱接地问题，当外部接50欧姆后，板卡GND与机壳GND间电压波动导致内部电压紊乱；更换主机后基线跳动消失。规律噪声经分析为板卡自身问题，在228KHz附近存在固定频点干扰。整改结论：基线漂移由电脑机箱引起，规律噪声源自板卡设计缺陷。
2025-08-02 13:59:41
32
原创 通道间串扰专题分析
数采卡测试发现外触发超过1V后，累加操作会产生约0.3mV的畸形底噪。初步分析显示该串扰约为80dB，主要由传输线间的容性和感性耦合引起。对比测试发现方波触发比正弦波更易引发串扰，可能与PCB隔离设计导致的回流路径有关。通过修改备用通道GND焊接后，累加1000次时串扰降至0.03mV，基本消除。这表明隔离GND设计可能是串扰加剧的主要原因。（149字）
2025-08-02 13:45:08
29
原创 模拟链路滤波器设计一些细节
本文分析了ADS54J60 ADC模拟链路的设计细节。原设计将ADC特性纳入模拟链路带宽设计，采用差分驱动架构（串联3.3Ω电阻）以提高噪声抗扰度。设计考虑输入阻抗随频率变化，按260MHz设计时负载阻抗配置为400Ω，并综合引脚寄生参数选择3.9pF电容。300MHz带宽设计时需解决相同问题，通过设置为360MHz参数来满足定制项目需求，展现了从理论计算到实际参数调整的设计过程。
2025-08-02 13:40:12
31
原创 高精度时钟同步FPGA设计方案及代码
本文介绍了一种基于FPGA的同步控制系统设计。系统通过高速串行接口实现主从设备时间同步，采用千兆网口与上位机通信，并支持外部时间信息的接收与分发。系统采用模块化设计，包含高速串行接口驱动、同步处理和时间信息处理等核心模块。同步模块通过脉冲产生、时间戳记录和TDC延迟测量实现精确同步。时间处理单元负责信息收集和分发。网络通信部分实现了完整的千兆网协议栈，包括UDP、ICMP和ARP协议处理，确保可靠的数据传输和网络控制功能。
2025-07-31 09:00:00
31
原创 高精度时钟同步硬件设计方案及原理图
本文提出了一种基于母板+接口板的同步控制系统设计方案。系统采用FMC接口进行通信，母板集成KU040 FPGA、STM32等模块实现高精度时间测量，通过TDC技术实现20ps精度的链路延迟测量。接口板包含18个SFP同步接口、时钟/PPS/触发/TOD等各类接口。系统通过FPGA进位链实现时间内插法测量，并提出了包含光纤延迟校正的完整链路延迟计算方法，使用不同长度光纤进行三次测量以消除不对称性。该设计方案实现了硬件架构和精确同步算法的有机结合。
2025-07-31 08:30:00
38
原创 锁相放大器FPGA方案及源码
锁相放大器是一种从强噪声环境中提取特定频率信号的精密仪器，最早由普林斯顿大学物理学家发明。其核心原理是利用正弦函数的正交性进行信号检测，通过零差检测和低通滤波技术测量信号幅值和相位。现代锁相放大器具有高达120dB的动态储备，广泛应用于物理、工程等领域。关键设计包括sinc滤波（用于低频信号快速响应）、抗混叠滤波（采用FIR滤波器）和PID锁相（通过混频滤波和反正切法获取相位）。系统采用两种参考信号方案，并运用均值滤波和移位加减等优化算法处理大数据量。
2025-07-30 08:45:00
210
原创 锁相放大器硬件设计方案及原理图
摘要：本文介绍了一种锁放设备LIA10M的硬件架构设计方案，采用模块化设计将系统分为主控板、模拟板和辅助板三部分。主控板以K7 FPGA和ZYNQ为核心，负责控制、数据处理和通信；模拟板包含电压/电流输入通道及参考信号输出通道；辅助板提供辅助输入输出功能。重点阐述了电流输入采用双TIA设计实现多档增益，电压输入通过继电器切换阻抗和量程的方案。系统采用多FPGA架构和精密时钟管理，满足高性能锁相解调需求，具有良好的扩展性和低设计风险。
2025-07-30 08:30:00
53
原创 LT8711HE , LT8711V , LT8712X搭配飞腾X100注意事项
本文介绍了LT8711HE/V/X系列芯片与飞腾X100搭配使用时的注意事项，重点以LT8712X为例。主要内容包括：1）DP接口需注意信号耦合电容配置、AUX信号处理及电平转换；2）HDMI输出需处理I2C地址冲突、5V耐压信号及认证兼容性；3）VGA接口需保持特定阻抗网络用于设备检测；4）电源设计需注意放电回路及防漏电措施；5）强调芯片烧录需预留I2C调试接口，并注意多芯片地址隔离。此外还特别指出晶振电路1M电阻和7.68K精密电阻的必要性。
2025-07-29 18:00:00
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原创 电子工程师-高质量工具包
【电子工程师资料包推荐】一位资深电子工程师整理了十多年工作中积累的30多G实用资料，包含元器件基础、电源设计、大厂参考文档、开发工具、仿真软件、电路接口设计等12大类内容。资料每周六更新，涵盖硬件、FPGA、单片机等方向，适合新人及在职工程师学习。所有资料分类存储在64G飞利浦U盘中实体发货，售价199元。该资料包整合了华为等大厂技术文档、优质电子书及各类协议标准，可帮助电子工程师系统提升专业技能。
2025-07-29 13:44:06
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原创 波形发生器AWG的FPGA设计方案及代码
摘要：本文介绍了一种基于FPGA和STM32的智能波形发生器设计方案。系统采用模块化架构，FPGA负责波形生成核心功能，包括DDS模块、RAM存储和串口通信；STM32作为控制核心处理用户交互；串口屏和上位机提供可视化操作界面。系统支持四种标准波形输出和自定义波形写入，通过串口协议实现数据传输和控制。FPGA使用双口RAM存储波形数据，采用125MHz时钟驱动DAC输出；STM32通过串口与FPGA及人机界面通信；上位机程序采用PyQt5开发，支持波形文件导入和校验。该系统解决了传统信号发生器灵活性不足的问
2025-07-29 10:23:50
105
原创 时间数字转换器TDC的FPGA方案及核心代码
摘要：本文介绍了一种基于FPGA的高精度时间数字转换器(TDC)设计方案。方案采用Xilinx UltraScale系列FPGA的Carry8延迟链结构，通过双采样模式将时间分辨率提升至5ps，较传统40nm工艺FPGA的23ps精度提高4倍。针对延时链不均匀和时钟抖动导致的气泡问题，提出了子sub分解延长方法优化线性度。系统包含粗延时计数器模块和细延时链编码模块，通过级联计数器和多级编码器实现高精度时间测量。Verilog代码实现了192抽头的延迟链结构和相应的气泡消除逻辑，为粒子物理等时间分辨应用提供了
2025-07-28 21:45:00
181
原创 波形发生器AWG硬件设计方案
摘要：本文介绍了一种多功能四通道波形发生器设计方案，采用DAC37J84作为核心DAC芯片，配合THS3217运放实现差分至单端转换。系统具备16bit垂直分辨率、1.2Gsps采样率，支持1Vpp/5Vpp两档输出切换，带宽达330MHz/100MHz。触发电路采用LMH7322高速比较器，延时仅700ps。整机集成温度监测和风扇控制功能，通过FMC接口实现四通道扩展，每个通道包含波形输出、MARK输出、触发输入等功能模块，满足复杂信号发生需求。
2025-07-28 21:30:00
355
原创 时间数字转换器TDC硬件设计方案及原理图
摘要：时间数字转换器(TDC)是一种将时间间隔转换为数字信号的高精度设备，分辨率可达皮秒级。其核心原理包括延迟链测量、粗/细时间结合(计数器+延迟线)和校准补偿技术。硬件方案采用KCU040 FPGA为主控，搭配高速触发器LMH7324。电源系统采用MPM3610 DCDC、TPS7A8300 LDO和LT3094负压LDO，信号输出通过DAC加电压跟随器增强驱动。该技术广泛应用于需要超高精度时间测量的领域。
2025-07-27 10:23:25
158
原创 高速采集卡FPGA设计方案及代码
本文介绍一款基于PCIe3.0x8接口的高速数字化仪设计方案，采用Xilinx UltraScale系列FPGA实现双通道模拟信号采集和示波功能。系统采用JESD204B协议传输高速ADC数据，通过DDR存储并结合DMA控制实现大容量数据缓存。设计包含三部分时钟树和异步复位同步释放机制，支持外触发、通道触发和软触发三种模式，并实现累加算法和噪声抑制算法(NSA)等信号处理功能。远程升级采用双镜像方案确保可靠性，同时分析了TDC测量稳定性、BRAM资源占用等潜在风险点。测试方案涵盖寄存器配置、数据流稳定性及板
2025-07-27 09:45:26
1000
原创 高速采集卡硬件设计方案及原理图
本文介绍了一款基于TI ADS54J60 ADC芯片的高速数字化仪设计方案，重点阐述了关键电路的设计思路。该方案采用16位1GSa/s双通道模数转换器，支持JESD204B高速接口，带宽达400MHz。设计中选用ADA4937差分放大器作为ADC驱动，采用π型衰减器实现信号调理，并配置抗混叠滤波器。时钟系统基于LMK04821芯片，电源管理采用TPS7A8400 LDO。文章详细分析了模拟前端链路设计、偏移调节方案、信号衰减处理等关键技术点，为构建多通道高精度同步采集系统提供了参考。
2025-07-26 18:30:21
138
原创 基于20和28 nm FPGAs的实现多通道、低非线性时间到数字转换器
本文提出了一种基于Xilinx 28nm Virtex7和20nm FPGA的多通道高精度TDC设计方案。通过采用延迟线平均拓扑、点击定时测试、直接补偿结构和混合校准方法等创新技术，在保证低非线性（Virtex7 FPGA的DNL为[-0.05,0.08]LSB，INL为[-0.09,0.11]LSB）的同时，实现了高时间分辨率（最小LSB达5.0ps）和资源效率（96通道仅占用25%逻辑资源）。该设计突破了传统FPGA-TDC在分辨率和线性度上的限制，为激光雷达、飞行时间测量等应用提供了高性能解决方案。
2025-07-24 21:28:53
484
原创 抽样的基本原理及相应代码
摘要： 多速率信号处理中的抽取技术通过按整数因子D间隔采样降低信号采样率(y[n]=x[D·n])。为避免直接抽取导致的高频混叠（如f2=150Hz、f3=300Hz在D=4时混叠至125Hz以下），需在抽取前采用截止频率为fs/(2D)的抗混叠滤波器。MATLAB仿真验证：设计100阶FIR滤波器（截止频率112.5Hz）对fs=1000Hz的三频信号（50/150/300Hz）进行零相位滤波后抽取，可有效抑制混叠，而未滤波时高频分量会折叠至低频区（如150Hz混叠为100Hz）。频谱与时域对比表明，抗混
2025-07-24 18:30:00
52
原创 FPGA的SRIO通信开发
本文介绍了基于FPGA的SRIO（Serial RapidIO）高速通信模块实现。该模块采用XC7K410T硬件平台和Vivado2017.4开发环境，提供完整的付费IP核替代方案工程源码。工程包含自动复位、请求/响应事务生成等核心模块，通过NWRITE事务实现256字节数据包传输，并采用DOORBELL事务触发DSP中断。同时支持通过m_axis_treq接口接收DSP数据。文中详细说明了IP核参数配置和源码结构，为FPGA与DSP间高速通信提供了实用解决方案。
2025-07-21 14:05:39
56
原创 基于FPGA的累加算法实现
本文介绍了四种基于FPGA的累加器设计方案：1）基础同步复位累加器，支持16位数据累加和溢出检测；2）多通道并行累加器，可同时处理多个通道数据；3）带流水线的高性能累加器，通过两级流水线提高性能；4）带饱和处理的累加器，防止溢出时数值突变。所有设计均采用参数化实现，支持时钟同步、复位和使能控制，适用于数字信号处理等FPGA应用场景，并提供了性能优化和测试建议。
2025-07-08 10:00:46
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原创 TIA的输入阻抗特性与影响
摘要：本文分析了跨阻放大器(TIA)的感性输入阻抗特性。通过仿真和理论推导，证实TIA输入阻抗随频率升高而增大，呈现类似电感特性。研究发现，这种特性虽能有效提升电路带宽（约AOL倍），但会与光电二极管结电容形成LC谐振电路，导致稳定性问题。文中探讨了补偿方法，并指出反相放大器也具有类似感性输入阻抗特性。研究结果对TIA电路设计和稳定性优化具有指导意义。
2025-07-08 08:23:21
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原创 XDMA安装 文件的哈希指不在制定的目录文件中，此文件可能已经损坏或被篡改
【摘要】针对Win10系统下KU060 FPGA驱动程序出现的"文件哈希值不匹配"错误，提供两种解决方案：1）通过系统设置禁用强制签名：依次进入"设置-更新和安全-疑难解答-高级选项-启动设置"，重启后选择禁用驱动签名；2）使用命令方式：运行"shutdown.exe/r/o/f/t00"命令，重启后在启动设置中选择禁用强制签名。两种方法均可解决因驱动签名验证导致的问题，操作过程均需系统重启。（149字）
2025-07-07 10:47:48
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原创 硬件工程师笔试面试高频考点-电阻
电阻选型需考虑阻值、封装、功耗和精度。常用阻值有100Ω-200kΩ，封装以0402/0603为主，功耗与尺寸成正比，精度通常选5%（精密电路用1%）。上拉/下拉电阻用于信号钳位，PTC热敏电阻用于过流保护。阻抗不匹配会导致信号反射、驻波和设备损坏。元件封装（如0402表示40×20mil）影响性能和稳定性。压敏电阻通过非线性特性实现过压保护。色环电阻通过颜色环识别阻值。注意封装对温度系数、EMI等参数的影响，需结合应用场景选择。
2025-06-24 14:11:55
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原创 方案设计-数字超声波发生器
AD9833超声波信号发生器项目采用直接数字频率合成(DDS)技术，核心模块包括主控单片机、AD9833信号生成芯片及放大调理电路。项目可生成0-12.5MHz高精度波形，经功率放大驱动压电换能器产生超声波，应用于工业清洗、医疗设备等领域。系统硬件架构简洁，软件支持SPI编程控制波形参数，LCD显示人机交互界面。优势在于28位高频率分辨率(0.004Hz)和低成本设计，挑战在于高频信号衰减和电磁干扰问题。项目需优化放大电路和抗干扰设计，以提升超声波应用稳定性。
2025-06-22 17:27:39
819
原创 硬件面经-具身机器人通用技术要求
目前具身机器人赛道可谓是十分火热，全国大大小小崛起了几十家具身机器人公司，国外比较出名的有波士顿动力，特斯拉等，国内目前比较火的就是宇树，众擎等等。具身机器人的拓扑基本大差不差，无论是四足机器狗，双足机器人，轮式机器人，对于硬件的需求不会差别太大，那么，对于具身机器人的硬件开发技术面试，一般会涉及什么技术问题呢？
2025-06-22 17:23:12
245
PCIE2.0规范，英文原版
2023-04-05
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