Vivado网表合并

当需要手动将网表合并时，需要建立RTL工程flow(post_synthesis flow不能手动指定两个网表之间的连接关系)：(write_checkpoint可以生成stub文件，但其实并不需要直接网表即可，stub主要用于黑核综合时防止报错)

注意：sv里面同名网表可以自动相连

如上图，网表FPGA_2中引用了黑核，网表位于vcu440mig.dcp文件，但是在RTL flow中这个网表并不会被引用，是无法识别的（不排除是自己工程设置的问题或者流程的bug）：

 解决方法：将上一个工程完成综合后使用其生成dcp新建一个post_synthesis prj：（在次工程flow下黑核会被自动识别）